近二十年来，随着数字集成电路和微电子技术的发展，出现了一种新的合成技术——直接数字合成（Direct Digital Synthesize）技术。的出现导致了频率合成领域的第二次革命。DDS具有相对带宽很宽、频率捷变速率快、频率分辨率高、相位连续、可输出宽带的正交信号、可编程、全数字化和便于集成等优越性能。但是它的全数字结构造成了DDS的主要缺点：其一，根据取样定量，输出信号的最高频率将低于参考时钟的一半，故若要提高输出频率将受到器件（如DAC、ROM）的速度限制；其二，DDS输出信号中杂散寄生分量大，其中输出高频尤其，它无法达到 PLL频率合成的频谱纯度；其三，DDS的功耗与其时钟频率成正比，故在供电受到限制的场合且又要求有较高的频率输出，DDS就有局限性。如何克服限制 DDS广泛应用的主要缺点，是当前国际上DDS技术研究的主要课题。本文将利用的方法扩展DDS的频率上限和改善DDS杂散电平。
1 DDS的基本原理及其杂散电平
DDS的理论依据是奈奎斯特抽样定理。根据该定理，对于一个周期正弦波连续信号，可以沿其相位轴方向，以等量的相位间隔对其进行相位/幅度
DDS的基本原理框图如图1所示。它主要由标准参考频率源、相位累加器、波形存储器、数模转换器、低通平滑滤波器构成。在时钟脉冲的控制下，频率控制字K由累加器得到相应的相码，相码寻址波形存储器进行相码-幅码变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形。其中，参考频率源一般是 一个高稳定的晶体振荡器，其输出信号用于DDS中各部件同步工作。因此，DDS输出的合成信号的频率稳定度与晶体振荡器是一样的。相位累加器是实现DDS的核心，如图2所示。它由一个N位字长的二进制加法器和一个由固定时钟脉冲取样的N位相位寄存器组成。相位寄存器的输出与加法器的一个输入端在内部相连，加法器的另一个输入端是外部输入的频率控制字K。这样，在每个时钟脉冲到达时，相位寄存器采样字K。这样，在每个时钟脉冲到达时，相位寄存器采样上个时钟周期内相位寄存器的值与频率控制字K之和，并作为相位累加器在这一时钟周期的输出。
当频率合成器正常工作时，在标准频率参考源的控制下（频率控制字K决定了相应的相位增量），相位累加器则不断地对该相位增量进行线性累加，当相位累加器积满量时就会产生一次溢出，从而完成一个周期性的动作，这个动作周期即是DDS合成信号的一个频率周期。于是，输出信号波形的频率及频率分辨率可以表示如下：
fout=Kfc/2 N (1)
fmin=fc/2 N (2)
式中：fout为输出信号频率;fmin为输出信号分辨率；K为频率控制字；N为相位累加器字长；fc为标准参考频率源工作频率。
由式（1）和（2）可知，DDS输出信号的频率主要取决于频率控制字K，相位累加器字长N决定DDS的频率分辨率。当K增大时，fout可以断地提高，由抽样定理，最高输出频率不得大于fc/2，但工作输出频率达40%fc左右时，输出波形的相位抖动就很大。根据实验所得，实际工作时输出频率小于fc/3较为合适。同时当N增大时，DDS输出频率的分辨率也越精细。
从理论上来讲，DDS输出信号的相位噪声对参考时钟信号的相位噪声有20lg(fc/fout)dB的改善。但是DDS的数字化处理也带来了不利因素，丰富的杂散随着主频率一起输出，使得降低杂散成为一个主要问题。图3表示了DDS的杂散来源，主要有以下三个方面的因素：
（1）ξDA（n）是D/A变换器引入的误差，它是由D/A变换器的非理想特性引起的。DAC的非理想特性有：差分、积分的非线性、D/A转换过程中的尖峰电流、转换速率受限等；
（2）ξT（n）是ROM存贮数据的有限字长引起的误差。由于ROM存储的位数是有限的D，所以幅值量化过程中将产生量化误差ξT（n）；
（3）ξP（n）是相位舍位引起的误差。在中，一般相位累加器的位数L远大于ROM的寻址位数W，因此累加器的寻址ROM时，其L-W个低位就必须舍去，这样就不可避免地产生相位误差，称为相位截断误差ξP(n)。该误差是DDS输出杂散的主要原因。
2 扩展DDS上限的方法
根据前面的分析可以知道，DDS的输出频率较低以及杂散电平高，限制了它在宽带、高稳定、高纯频谱雷达信号中的应用。为了降低杂散，不能完全利用DDS相对带宽很宽的优点，只能选择DDS中一段杂散软低的有限带宽，通过扩展其上限频率。这就是为了获宽带信号波形采用DDS加倍频的理由。
扩展带宽的方法有很多，可以利用倍频器直接倍频，乘法器倍频，利用镜像抑制混频器分取上、下边带，利用DDS正交输出合成，DDS与混频器组合
图4是DDS直接倍频的原理方框图。来自型号为Stel-1175的DDS输出的0～20MHz较小的信号经前置放大后，通过后面的窄带滤波器，经过耦合电容加到第一级倍频器，调整晶体管的直流工作点，使其工作在丙类工作状态下，由于晶体管的非线性特性，在其信号输出端产生多次谐波，再通过带通滤波器来有效地提取输入信号的二倍频信号。通过这样的四次二倍频后输出频率为198～220MHz。由于带通滤波器有大的衰减（插损-10dB），输出信号很小，故在最后加了一级晶体管线性放大器，用以获所需幅度的信号。
与许多倍频方式相比，晶体管倍频具有电路简单、支态范围大、增益高、杂散谐波电平低等优点，故在DDS倍频电路中采用了晶体管倍频的方案。基本原理是利用了晶体管在丙类工作状态下，导致输入信号波形的失真，从而产生它的各次谐波分量，然后通过后级选频回路来提取所需要的谐波分量。在DDS倍频模块的晶体管倍频电路中，选用了2SC3358作为倍频用的晶体管，它是一种低相噪、高可靠、高稳定性的晶体管，具有较大的动态范围。下面将扼要分析晶体管倍频的工作原理。
二倍频电路中各级电压与电流关系如图5所示。由于晶体管的非线性，在集电极产生基波的各次谐波，让输出回路谐振于二次谐波，因此Vc的频率比基波信号频率高一倍，同时，Vcmin与Vbmax仍在同一点相遇。瞬时集电极电压与瞬时基极电压的表达式可分别写成：
vc=Vcc-Vcmcos2ωt (3)
vB=-VBB+Vbmcosωt (4)
为了比较，图5中同时用虚线画出作为放大器时的bc=Vcc-Vcmcosωt的曲线。可以看出，在有ic流通的时间内，倍频器的集电极瞬时电压上升速度比较快。因此，在同样的Vcmin值的情况下，倍频器的集电极损耗功率Pc比正常工作于基波频率时大得多，亦即集电极效率ηc要低得多。为了避免Pc太大，应减小倍频器的集电极电流通角θc，以减小Pc，提高ηc。
由于Vcmin相同，因此两者的电压利用系数ξ=Vcmn/Vcc也相。现在从相同的iCmax与rCmin这两个条件出发，来比较倍频器与放大器的输出功率与效率：
Pon=1/2VcmIcmn=1/2(ξVcc)iCmaxan(θc) (5)
ηc=(Pon)/(Po)=[(1/2)VcmIcmn]/(VccIco)=(1/2)ξgn(θc) (6)
式中：gn=(Icmn)/(Ico)=[an(θc)]/[a0(θc)]
由式（5）可见，n次谐波倍频器的输出功率正比于n次谐波的分解系数an(θc)。由图5可以知道：
θc=120° a1(θc)=0.536(最大) θc=60° a2(θc)=0.276(最大) （7）
因此为了倍频器的输出功率最大，在n=2时，θc应取60°左右。这时与θc=120°时的放大器输出功率相比较有：
(Po2)/(Po1)=[a2(60) °]/[a1(120°)]=0.52≈1/2 (8)
由此可见，在采用最佳通值角的情况下，二次器的功率只能约等于它作为放大器时的1/2。与此同时，由式（8）可以求出它的效率也随着倍频次数n的增而下降。
由以上的讨论可以知道，随着倍频次数n的增加，它的输出功率与效率下降。同时，n值越高，最佳的θc值越小。为了减小θc，就必须提高倍频器的基极反向偏压-VBB。VBB加大后，基极激励电压Vbm也必须加大。对于电路来说，增加激励电压与偏压，就可能使发射结的反向偏压超过击穿电压V（BR）EBO。基于以上这些原因，这种倍频器的倍频次数n通常不能超过3～4。因此，在倍频模块中，倍频次数选为2。
在完成方案和系统框图的设计基础上，进一步完成了整个DDS倍频模块方案设计和PCB图的设计。在完成制板和系统的装配后，进行了系统的调试，得到了最后的测试结果。测试结果如下：
输入范围：12.375～13.75MHz
输入功率范围：-25～0dBm
输出频率范围：198～220MHz
输出功率范围：+8.0～+11.0dBm/输入功率为-9dBm时
杂散电平：≤-60dBc
谐波电平：≤-35dBc
相位噪声：ε（1kHz）
图6、图7给出用ADVANTEST R3465频谱分析仪测出的几个频点的频谱图。
根据上述分析可以知道，当型号为Stel-1175的DDS输出信号频率为0～20MHz并且功率为-25～0dBm时，DDS倍频模块扩展的DDS上限频率为198～220MHz，输出功率为+8.0～+11.0dBm(典型输入功率为-9dBm时)，杂散电平小于≤-60dBc，谐波电平小于≤-35dBc。由上面的指标可以知道，DDS倍频模块可以满足通信、雷达、电子对抗、导航、遥测遥控、电子仪器仪表等领域的工程应用要求。
在电子对抗领域中，DDS倍频模块可作为跳频保密通信系统和高稳定、高纯频谱的雷达系统中的发射机激励源和接收机的理想本振源，这样可以提高跳频速度和展宽跳频范围以提高跳频通信系统和雷达系统的抗干扰能力。
（转载）
